You're reading an pre-release version of this documentation.
For the latest stable release version, please have a look at master.

Dismiss

结构设计

各章内容：

• 如何构建可重用的组件

• 除组件外的其他硬件组合方法

• 时钟/复位域的处理

• 现有 VHDL 和 Verilog IP 的实例化

• interfacing with System Verilog

• SpinalHDL 中如何为信号等分配名称，以及如何影响命名

• 组件和层次结构
  • 输入/输出定义
  • 裁剪信号
  • 参数化硬件（VHDL 中的“Generic”，Verilog 中的“Parameter”）
  • 综合后组件名称
• Area
• AreaObject
• 函数
  • RGB信号转灰度信号
  • Valid Ready Payload 总线
• 时钟域
  • 简介
  • 实例化
    • 配置
    • 内部时钟
    • 外部时钟
    • 生成 HDL 时的信号优先级
    • 语境
  • 跨时钟域设计
  • 特殊计时逻辑区
    • 慢时钟逻辑区
    • 启动复位
    • 复位时钟域
    • 时钟使能逻辑区
• 实例化 VHDL 和 Verilog IP
  • 描述
  • 定义一个黑盒
  • 泛型
  • 实例化黑盒
  • 时钟和复位信号的映射
  • io前缀
  • 重命名黑盒中的所有io
  • 添加 RTL 源
  • VHDL - 无数值类型
• Interfacing with System Verilog
  • Description
  • Declaration
    • modport
    • Parameter
    • Definition Name
    • Not Interface
• 保留名称的方法
  • Nameable 基类
  • 从 Scala 中提取名称
  • 组件中的区域
  • 函数中的逻辑区
  • 函数中的复合区（Composite）
  • 复合区级联链
  • 在一个线束（Bundle）的函数中的复合区
  • 未命名信号处理
    • Verilog 表达式分割
    • Verilog 长表达式分割
    • When 语句条件
    • 最后一招
• 参数化
  • 实例细化时参数
  • 可选硬件