VexRiscv（RV32IM CPU）

VexRiscv 是一款 fpga 友好的 RISC-V 指令集架构（ISA）的 CPU 实现，具有以下功能：

• RV32IM指令集

• 分 5 级流水线处理（取指令、解码、执行、内存操作、回写）

• 启用所有功能时其性能为 1.44 DMIPS/Mhz

• 针对 FPGA 进行了优化

• 可选的 MUL/DIV 扩展

• 指令和数据缓存可选

• MMU 可选

• 具有可选的调试扩展，它允许通过 GDB >> openOCD >> JTAG 连接并进行 Eclipse 调试

• 支持可选中断和异常处理，用于处理机器和用户模式下的中断、异常。（riscv-privileged-v1.9.1 规范规定）。

• 移位指令的两种实现方式，单周期/shiftNumber 周期

• 每个流水线级中都可以有旁路或互锁冒险逻辑

• FreeRTOS 移植版本在这里 https://github.com/Dolu1990/FreeRTOS-RISCV

更多信息在这里：https://github.com/SpinalHDL/VexRiscv